AVB JPEG Decoder IP für FPGA

Der von SCS entwickelte JPEG IP core für FPGA’s ermöglicht den Empfang von komprimierten Ethernet-Paketen und deren anschliessende Dekomprimierung. Der Decoder wurde auf niedrigen Ressourcenverbrauch für ein Xilinx Spartan6 oder Zynq FPGA optimiert und wird von einem OEM und einem Tier1 bereits verwendet.

Der JPEG Decoder hat folgende Eigenschaften:

  • Processing rate of up to 140 MSamples/sec on Spartan6 FPGA
  • 12Bit / 8Bit version available
  • Four Huffmann tables (fixed or extracted from header)
  • Up to 8 quantization tables
  • Support to decode several interleaved image stripes
  • 3 color components
  • Support 1 scan configuration and YUV 4:2:0 (Different format on request)
  • Supports any image size up to 64kx64k
  • Supports restart markers

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